深度分析
從 Mirage 到 VeriGround：解決多模態電路圖至 Verilog 生成的視覺 grounding 問題
研究發現，多模態大語言模型在電路圖轉 Verilog 時常出現 Mirage 現象，依賴模組標頭而非圖形。作者提出 VeriGround，透過匿名化、拒絕增強與 D‑ORPO 對齊提升視覺 grounding，在測試中顯著提升，使功能 Pass@1 超過 46%。
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研究發現，多模態大語言模型在電路圖轉 Verilog 時常出現 Mirage 現象，依賴模組標頭而非圖形。作者提出 VeriGround，透過匿名化、拒絕增強與 D‑ORPO 對齊提升視覺 grounding，在測試中顯著提升，使功能 Pass@1 超過 46%。
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隨著大型語言模型在 RTL 產生上的應用增長，功能正確與硬體效率常難兩全。ChipSeek 以層級獎勵結合 EDA 反饋，透過 CDPO 強化學習提升模型同時達到高正確率與優秀 PPA 表現，於標準基準創下新紀錄。