Verilog生成

深度分析

多代理 LLM 與資料效率微調提升規格→Verilog 生成與自動化測試

硬體描述語言資料稀缺，研究以多代理LLM自動產生testbench，並用資料效率微調改善規格到Verilog的生成。採多模型協作與驗證工具，自動化測試提高資料品質並縮短人力。實驗顯示在較少訓練資料下仍能生成語法正確且功能相關的Verilog程式。