深度分析 驗證導向知識圖譜：以多代理與 LLM 驅動自動化 SystemVerilog Assertion 生成 研究提出一套以驗證為中心的知識圖譜（KG）與多代理流程，將規格、RTL 與形式工具回饋轉為結構化中介表示，並匯入執行時 KG 作檢索與追溯。系統用 KG 提供設計接地的上下文，驅動 SVA 生成與三種精煉迴圈──語法修復、以反例（CEX）追溯的修正、以及覆蓋率導向的屬性擴增。
