RTL 合成

深度分析

結合形式化規格與 LLM 的硬體生成：從需求到可合成 RTL 的逐步細化

隨著大型語言模型在軟體開發上的突破，硬體設計仍面臨錯誤風險。本研究提出結合形式化方法的逐步細化框架，讓LLM在每一步都受到可驗證規則約束，最終產生正確的RTL程式。實驗顯示此流程在VerilogEval基準上穩定生成符合規範的硬體描述。此技術有望加速晶片設計流程，降低人力成本。