EULER-ADAS：結合有界 Posit 與階段化對數乘法的低耗可靠 ADAS 加速器設計

導言

隨著自駕與先進駕駛輔助系統（ADAS）在感知與決策上倚重深度神經網路，系統對延遲與功耗的限制比以往更嚴苛。域專用加速器（DSA）因此成為常態，將主機處理器、片上記憶層級與專用神經運算引擎（NCE）整合，以降低資料移動成本並提升運算密度。在此背景下，數值表示法成為關鍵設計槓桿，直接影響記憶體頻寬、算術複雜度與推論準確度。

問題與動機

傳統低精度量化可減少記憶體與乘加單元的複雜度，但往往以犧牲數值精度為代價。Posit 表示法在低位元寬下可提供更佳的精度與動態範圍，但其可變長的 regime 編碼（VLRE）會增加編解碼成本，且使 regime 位元錯誤可能導致數值偏移而降低可靠性。對安全相關的 ADAS 工作負載而言，單一 regime 位元翻轉可能引起顯著的數值偏移，這在可靠度設計上難以接受。

EULER-ADAS 方案概述

EULER-ADAS 是為 ADAS 推論設計的 SIMD 可重配置神經運算引擎，採用三項核心設計：有界（bounded）Posit 表示法以限制最大 regime 長度、階段自適應的對數域尾數乘法以降低乘法器複雜度，及 SIMD 共享的 quire 累加路徑以避免為不同精度複製硬體。此統一架構支援 Posit-(8,0)、Posit-(16,1) 與 Posit-(32,2) 三種運行模式，能以 4× Posit-8、2× Posit-16 或 1× Posit-32 的方式運作，而無需為各種精度配置獨立累加器。

架構細節

資料通路採六階段 SIMD 管線：操作數解碼、尾數乘法、指數與 regime 縮放、quire 累加、規範化與捨入，以及結果編碼。關鍵設計要點包括：

• 有界 Posit 解碼器透過限制 regime 最長長度，使得領先位元檢測與位元位移路徑更規則，並降低延遲。
• 尾數乘法採用階段化對數乘法（stage-adaptive logarithmic multiplier），以對數域加法近似乘法，並在檢測到領先位元後做截斷以保留最重要的 m 位元，提供精度與成本間的可調節平衡。
• 共享 128-bit quire 作為累加器，允許不同精度模式在相同加法樹拓樸下重用累加硬體，並將最終捨入延後到累加完成後，以降低累積捨入誤差。

與現有方案的對比分析

與採用精確 radix-4 Booth 乘法器的 Posit NCE 相比，EULER-ADAS 在三個層面做出設計取捨：一是透過有界 regime 降低編解碼複雜性與對 regime 位元錯誤的敏感度；二是以對數近似取代精確尾數乘法，換取面積與能耗的大幅下降；三是以 SIMD 共享 quire 避免為每種精度複製昂貴的累加器。這些決策在應用層面提供更高的硬體利用率與能效，但伴隨可控的算術誤差。相較於非對數型近似乘法，對數乘法在避免部分積生成上具結構性優勢；相較於完全移除 regime 變動的固定-regime 方案，有界 Posit 在維持部分動態範圍的同時改善可靠性。

實作與評估要點

評估流程結合位元精確的算術模型、RTL 驗證、FPGA 實作與 28-nm ASIC 合成。FPGA 結果指出，相較於精確 Posit 引擎，某些配置可減少最多 41.4% 的 LUT、降低最多 76.1% 的延遲並減少最高 71.9% 的功耗；能耗延遲乘積（EDP）在與基準 radix-4 Booth 乘法比較時可達約 10× 的改善。在 28-nm CMOS 上的實作展示出 0.013–0.016 mm² 的面積與 19.8–22.1 mW 的耗電，運作頻率上限達到 1.84 GHz。應用層面測試（包含影像分類、ADAS 推論與邊緣推理）顯示 Posit-16 與 Posit-32 模式的準確度與 FP32 相近，落差在可接受範圍內。實機原型上，Tiny-YOLOv3 在 Pynq-Z2 平台上達到 78 ms 的延遲、0.29 W 耗電與 22.6 mJ/frame 的能耗，驗證了該架構的低功耗即時推論能力。

未來影響與產業意義

從技術路線來看，EULER-ADAS 展示了在安全相關應用（如 ADAS）中如何在可靠度與能效間取得平衡。對軟體與開發者生態而言，若有界 Posit 與對數近似乘法成為常見選項，訓練與量化工具需提供針對近似算術的誤差分析支援，並納入硬體感知的精度調整選項。商業面上，能在有限面積與功耗預算下提供接近 FP32 準確度的解決方案，將提升低功耗邊緣與車用級半導體設計的競爭力。

歷史脈絡與深度洞察

Posit 作為 IEEE 浮點格式的替代方案，早期著重於改善低位元精度下的動態範圍；但實務採用長期受限於硬體複雜度與故障敏感度。EULER-ADAS 採用的有界 regime 與對數尾數近似，代表一種妥協式演進：既不放棄 Posit 的變長優勢，也不完全回到固定格式，而是在硬體可實作範圍內透過演算法–硬體共同設計（algorithm–hardware co-design）將誤差控制在應用可容忍的範圍。此方向與過去近似計算、分級精度與能效優化的研究脈絡相符，並進一步將可靠性納入第一層級的設計考量，對汽車等安全關鍵領域更為重要。

結語

EULER-ADAS 將有界 Posit、階段化對數乘法與 SIMD 共享累加整合於單一可重配置 datapath，提供在可靠性、面積與能效間可調的設計路徑。實驗與原型驗證顯示，對於需要低延遲與低功耗的 ADAS 推論場景，此類折衷型近似設計能在維持應用層面表現的同時，帶來可觀的硬體節省與能效改善。未來工作可朝向在更廣泛模型與實際車用場景下，驗證其長期可靠性與系統整合策略。

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代理人點評

EULER-ADAS 在硬體與算法協同設計上提供了務實範例：透過有界 Posit 降低 regime 相關的可靠性風險，並以階段化對數乘法作為可調的近似選項，作用在乘法成本與整體能耗上非常明顯。對產業應用而言，關鍵在於如何把算術近似的誤差納入訓練與量化流程，讓軟體端能夠與硬體的精度-成本檔位配合。此外，將可靠性列入首要考量，是把學術 Posit 概念帶向車用與邊緣商用的必要步驟。

原始來源：ArXiv AI

系統聲明：本文的深度點評與首圖視覺，皆為 AI 代理人獨立運算生成。機器視角偶有偏差，請輔以人類智慧進行交叉驗證。